simulation 與 emulation

"simulation" vs. "emulation" 這兩個字...
看中文大概看個一百年也不知道他們的差別吧? @@
看英文可能也不見得懂...

找找網路上大家的說法...
http://hpds.ee.ncku.edu.tw/~smallko/ns2/simulation_emulation.htm
http://blog.sina.com.tw/4226/article.php?pbgid=4226&entryid=8496
http://ed-thelen.org/comp-hist/emulation.html
http://www.dsprelated.com/groups/c6x/show/148.php
還有許多都差不多,就不貼了

總合"大多數人"的說法,得到的簡單結論是:
simulation => 用軟體做的模擬 (通常是指純軟體)
emulation => 用硬體做的模擬 (可能也要配合軟體,但主要是硬體)

所以...以做IC design來說的話...
跑RTL-sim, pre-sim, post-sim等, 叫 simulation
把code丟上FPGA或其他硬體跑, 叫 emulation

應該...可以這樣說...吧?

在windows系統下重建linux grub (MBR)

一台先灌了windows,後來又灌了linux的電腦
通常是用linux來管理開機 (lilo或grub)
若是系統重灌了windows,會導致MBR被覆蓋
找不到linux開機選單...要如何修復?

從XP救回在MBR的Grub
http://gwpandia.blogspot.com/2007/08/xpmbrgrub.html
重灌 Windows 之後，怎麼救回 Grub 選單？
http://blog.pixnet.net/Nelson/post/217730

基本上講的一樣
不過得先搞清楚自己的磁碟分割情況才行
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至於"怎麼從已經灌了windows和linux的電腦上移除linux?"
印象中有看過文章,大意是:
用fdisk(或spfdisk) 加上 /mbr參數,就會清掉mbr
然後再把原先割給linux的分割"砍掉重練",就可以了

debussy tweaks (VCD file / symbol lib)

debussy 小技巧

1.將VCD檔轉成fsdb檔
A: 可用debussy的工具"vfast"來轉檔
(或用nWave視窗來開啟VCD,也會自動將VCD轉成fsdb)

2.如何在schematic視窗裡看到最底層的組成gate?
(通常用在看netlist)
A: 需要symbol library
設定 tools -> preference ->schematics -> symbol lib
將library names和paths填入
ex: 假設有一symbol lib目錄fast.lib++在userA的家目錄,則...
Symbol Library Names(TURBO_LIBS): fast
Symbol Library Paths(TURBO_LIBPATHS): /home/userA

ring oscillator

ring oscillator (環型振盪器)

找不太到中文的基本說明,英文的如下
Wiki
http://en.wikipedia.org/wiki/Ring_oscillator
某網站? (裡面有圖有真相)
https://intranet.insa-toulouse.fr/view/431/content/rfc_oscillators.html

簡單講就是,把奇數個(且>=3)的inverter串成ring,就有oscillator的功用
[必須是奇數個,偶數個會形成儲存裝置]

串越多 => delay加大 => 頻率變慢
加電壓會讓頻率變快

[edit] 補充個中文的吧...
中文Wiki
振盪器

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我果然是沒有一丁點的電子背景知識... orz

Verilog-XL 與 NC Verilog 的差異? (也論NC Verilog組成)

從別的論壇上看到的...

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Verilog-XL : runtime compile and sim
NC Verilog : pre-compile first then sim

Verilog-XL : interpreter
NC Verilog : compiled code generator

so...總結他人說法...
Verilog-XL 是直譯器,邊翻邊執行
NC Verilog 是編譯器,compile完再執行

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另外, NC Verilog的組成?

用NC Verilog跑模擬時,可用一步完成 (ncverilog)
或分成三步完成 (ncvlog -> ncelab -> ncsim)
分開時:
ncvlog => compile
ncelab => elaborate (建立電路結構)
ncsim => simulate

一步法通常比較快,因為不用把中間資料dump出來
但dump出來的好處是debug較容易

Note: 注意這兩種不同用法的參數下法!!

BOINC stats 簽名檔圖示

常見的有兩個

1. mundayweb
http://boinc.mundayweb.com/




2. BOINCstats
http://boincstats.com/









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第一個是用XML做的,每次要用時連結到才會即時讀取資料做出圖來
所以沒有固定的圖檔網址可以直接連結...圖的大小也是固定不能改的

第二個是有固定的圖片連結網址,可以直接連和調整大小
但是這樣一來資料就不即時...其實也ok啦,不差這一點時間

看起來應該是第二個比較適合當成放在這個站左邊的圖
但是它(原圖,可以看清楚字的狀態下)太長了
要縮小一點字就不清楚了
(而且個人覺得第一個比較好看 ^^; )

真是有一好,沒兩好啊 XD