Verilog-XL 與 NC Verilog 的差異? (也論NC Verilog組成)

從別的論壇上看到的...

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Verilog-XL : runtime compile and sim
NC Verilog : pre-compile first then sim

Verilog-XL : interpreter
NC Verilog : compiled code generator

so...總結他人說法...
Verilog-XL 是直譯器,邊翻邊執行
NC Verilog 是編譯器,compile完再執行

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另外, NC Verilog的組成?

用NC Verilog跑模擬時,可用一步完成 (ncverilog)
或分成三步完成 (ncvlog -> ncelab -> ncsim)
分開時:
ncvlog => compile
ncelab => elaborate (建立電路結構)
ncsim => simulate

一步法通常比較快,因為不用把中間資料dump出來
但dump出來的好處是debug較容易

Note: 注意這兩種不同用法的參數下法!!